行動網路技術約每十年就出現一次重大更新。過去幾代，行動網路的使用者不斷大幅成長，同時每個使用者所產生的資料流量也明顯增加。最一開始，使用者只要能寄出一封簡訊，就能心滿意足了。但現在步入5G世代，行動網路除了要為人類使用者提供服務外，還有超過十億個人機互動與機聯網的裝置連接上網；傳輸頻寬亦可高達10Gbps。
5G也是行動網路技術發展史上的重要轉折，除了更大的資料傳輸量、更多連接與更低延遲，業界也在探索全新應用如何實現，像是自動駕駛和全像投影。這項趨勢會延續到6G世代，預期在2030年到來，傳輸速率可望突破100Gbps，還能具備超高覆蓋率、廣域連結性等多項優勢。
跨入100GHz以上頻段 磷化銦不可或缺
為了實現這樣快速的資料傳輸，電信業者持續開發更高頻段。6G的理想是使用100GHz以上的頻譜，從約莫140GHz的D頻段開始。
要利用100GHz以上的頻段進行無線傳輸應用，最大的挑戰是要在一定的傳輸效率下，提供充足的功率。在D頻段，不論是使用CMOS或矽鍺(SiGe)放大器，飽和輸出功率最高僅有15dBm，轉換效率也非常差，通常不到10%。且考量會採用64 QAM等常見調變技術的可能性，需要比現有的飽和輸出功率低6dB的新技術。而隨著輸出功率增加，轉換效率的下滑更嚴重(比線性關係還糟)，也是一個需要解決的問題。
在這些超高頻段，磷化銦(InP)是異軍突起的新材料。以InP製作的放大器不僅輸出功率可超過20dBm，轉換效率亦達20%以上，甚至可挑戰30%，具備實現高頻傳輸所需的性能。尤其是通訊元件的尺寸受限，僅能容納少數天線，InP具備的優異性能，可以把功率損耗降低兩倍以上，尺寸縮小兩倍(圖1)。
InP/CMOS整合挑戰重重
採用InP材料製成的異質接面雙極電晶體(HBT)，在高頻運作時有極佳的性能表現。要製造這類元件，首先需要發展成熟、符合成本效益的InP材料技術，再來是發展InP元件與矽元件的共整合方案，以打造完整的單一系統。
為解決上述挑戰，三五族材料的異質整合是關鍵，例如整合InP與CMOS元件，因為未來終究會運用CMOS元件來進行校正、控制、波束成形與訊號轉換。
目前，InP元件在小於6吋的晶圓上製造，並採用電子束等實驗性濃厚的製程技術生產；其所使用的金屬接點材料含金，也與CMOS製程不相容。InP材料本身非常脆弱，如何應對這個問題，亦為InP這項最主要的挑戰之一。
imec正在研究三五族材料的轉移技術，以便讓InP與矽基板等低成本且強韌的材料進行異質整合。然而，由於這兩種材料之間存在嚴重的晶格不匹配現象，在矽基板上成長InP，通常會出現穿隧差排(Threading Dislocation)與面缺陷(Planar Defect)，進而誘發漏電流的產生，嚴重降低元件性能或導致可靠性問題產生。因為這些缺陷在高頻運作時，會捕獲或釋出載子。
以奈米脊工程捕捉矽基InP缺陷
imec提出了奈米脊工程(Nano-ridge Engineering)製程作為解決方案，以便解決矽基InP元件的缺陷問題，利用選擇性成長技術，在具備預先圖形化結構或溝槽的矽基板上成長三五族材料。這些高深寬比的溝槽能有效捕捉缺陷，把缺陷集中在溝槽底部，並在溝槽外長出高品質、低缺陷的材料。同時，持續成長材料可以加寬奈米脊結構的頂部，為元件堆疊提供穩固基礎。如果能縮短這些奈米脊的間距，還能在元件局部形成一塊由三五族材料構成的平面。
imec近期展示了由砷化銦鎵(InGaAs)製成的奈米脊元件(圖2)，砷材料占比53%，這些結構能有效將穿隧差排捕捉在溝槽內部。這次研究也成功示範了獨立成長奈米脊與採用樣板製造的兩種作法。該研究團隊目前在利用相同的研究方法，將此次的InGaAs研究與之前的磷化銦鎵(InGaP)、砷化鎵(GaAs)奈米脊HBT研究進行整合，藉此開發140GHz高頻應用的異質元件結構。
展望未來高速行動網路世代在傳輸速率、效率與輸出功率方面的技術挑戰，imec預期，InP HBT製程最終會在12吋矽晶圓上進行。
除了用奈米脊工程等技術進行直接成長，InP還能透過晶圓重組的方式堆疊於矽基板上。這種整合方案仍需小尺寸的InP基板來作為起始材料。在製造晶圓時，高品質的InP基板會先進行切割與揀選分類，形成多個尚未圖案化的小片基板，接著在晶圓廠與矽晶圓接合、薄化等製程步驟。不論是直接成長或晶圓重組，在性能、成本與異質整合可行性方面皆各有優缺(表1)。
系統級共整合方案
不論是透過直接成長或晶圓重組，開發InP材料技術只解決了一部份挑戰，因為元件最終必須整合到單一系統，包含三五族與CMOS元件，例如InP HBT功率放大器或CMOS波束成形收發器。這就帶來了各式的異質整合挑戰。imec正在探討2D/單片整合方案，在同一基板上整合三五族與矽基元件，同時也在研究2.5D與3D整合技術，期望實現異質整合(圖3)。
印刷電路板(PCB)仍是最先進的技術，現階段也在針對更高頻的應用進行最佳化，包含縮短間距，最佳化材料與晶片布局。其中，2.5D整合方案利用矽中介層來連接三五族元件與矽晶片，矽中介層可以是晶片或是元件層，透過微影製程來定義電路連接，甚至是矽穿孔的圖形。
矽中介層已經針對高速數位應用進行最佳化，但仍需進一步研究，以開發適合射頻應用的解決方案。準確來說，為降低晶片互連的耗損，imec正在評估不同介電材料與金屬層厚度的性能。為避免金屬層與引發耗損的基板接觸，需要高電阻性的矽基板或是厚介電層，另一方面，還要搭配較厚的重分布層(Redistribution Layer)，透過增加一層元件層來降低金屬層耗損。
在某些應用案例中，可能還需要進一步把高品質的被動元件整合進來，這也是imec正在關注的議題。
2.5D與3D技術為實現異質整合的關鍵
隨著通訊頻段越高，電磁波的波長會遞減，天線陣列的尺寸也會隨之變小。如果要使用100GHz以上的波段來通訊，這時天線之間的間距，將會小於前端元件的線路間距，因為毫米波前端晶片的線寬很難繼續微縮。這時候，天線陣列的大小就會形成限制條件。為了在天線下方建置所有元件，需要先進的異質整合方案，探索3D整合的可能性。
過去10年來，3D互連導線技術已經取得重大進展(圖4)。不論是晶圓接合(W2W)，還是晶粒對晶圓接合(D2W)，導線間距皆已大幅微縮。在晶圓接合或異質接合技術上，可以將間距微縮至1μm以下，並持續降至500nm以下。晶粒對晶圓接合以及晶粒堆疊技術所使用的微凸塊(Micro Bump)，也會朝向間距微縮的方向發展。
在100GHz以上的高頻應用，2D/2.5D與3D整合(圖5)面臨三項共同挑戰。首先，兩者皆需緊湊型穿孔或微凸塊，間距要小於100μm。其次，必須為布局各式元件提供所需的訊號連接空間，包含射頻、中頻、直流與數位元件。最後，線寬與導線間距必須小於50μm，理想是介於5~10μm。
另一方面，兩者也有各自的難題。2D或2.5D整合技術會將三五族元件置於CMOS晶片旁，這有利於管控晶片溫度，因為晶片可共用同一個散熱裝置，直接連接。但其缺點是在某些應用上，必須釋出單維(1D)空間，而這種結構只能實現1D波束轉向(Beam Steering)。
3D整合技術則能將所有元件與電路置於天線下方，提供2D波束轉向功能，在半球形範圍內控制訊號。這對5G與未來行動網路應用來說是必須的，除了可將穿透損失降到最小，還能增加傳輸頻率至所需範圍。但3D整合在溫度控制方面的問題較為棘手。另外，3D整合勢必更加複雜，伴隨特殊的製程技術要求。
系統技術偕同最佳化將是未來方向
整合與封裝方案的選擇，取決於使用情境與應用。現在有太多方案可供選擇，為了找出最適合的方案，imec提出了系統技術偕同最佳化(System Technology Co-optimization, STCO)的研究計畫，引導技術持續開發，甚至提供系統級設計的建議。STCO這套方法考量元件架構與應用上的限制，包含訊號損失、頻寬、散熱、機械穩定度與成本評估。我們必需考量上述所有參數，才能設計並製造出6G元件。
(本文作者均任職於imec)
